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AXI block design 본문

FPGA(중단)/verilog

AXI block design

히명 2023. 2. 24. 14:11

 

01. AXI block design
02. Clock을 이용하여 값 전달

 

03. display 코드

 

04. Tcl Console로 03 코드의 동작 확인
05. Write #1 #2, Read #1 #2 정상 작동

 

06. Address #1 동작 - Master에서 Data #1을 보내면 Slave에서 받은 후 Master로 Response #1을 보냄

 

07. 05 의 #1과 동일

 

08. VALID ==1 & READY == 1에서 동작
09. Read는 Read Address와 Read Data만 동작

 

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